Компании-участники EPI завершили первый этап проекта по созданию европейских процессоров

Первый этап европейского проекта EPI (European Processor Initiative), в котором участвуют 28 компаний-партнеров из 10 стран Европы и целью которого является создание в Евросоюзе независимой индустрии высокопроизводительных вычислений (high-performance computing, HPC), включающей в себя как технологии полупроводниковых чипов, так и всю необходимую инфраструктуру, успешно завершен. Компании-участники представили результаты своей работы за 2018-2021 гг.

Эти результаты относятся к четырем основным направлениям исследований и инновационных разработок: процессоры общего назначения (General-Purpose Processor, GPP), ускорители вычислений (European Processor Accelerator, EPAC), бортовые вычислительные системы беспилотных автомобилей (Automotive) и средства оценки эффективности решений, предлагаемых тремя вышеперечисленными направлениями.

Процессоры общего назначения (GPP)

Направление GPP возглавляет компания Atos, мировой лидер в сфере цифровизации, кибербезопасности, облачных и высокопроизводительных вычислений. Совместно с SiPearl, компанией, занимающейся разработкой высокопроизводительных и малопотребляющих европейских процессоров, и другими партнерами по EPI, они определяют архитектурные спецификации Rhea, первого поколения процессоров общего назначения EPI и его будущих производных.

Архитектура Arm Neoverse V1 с 29 ядрами RISC-V, которую SiPearl использует в схеме Rhea, позволит создать эффективные, масштабируемые и настраиваемые системы для HPC-приложений. Применяемые архитектурные решения базируются на методологии модульного подхода и анализе производительности продвинутых запатентованных аналогов. Масштабируемая схема NoC (network-on-chip, «сеть на чипе»), позволяющая обеспечить быструю – за счет высокой тактовой частоты ядра и высокой пропускной способности внутренних интерфейсов – передачу данных между ядрами, ускорителями, портами входа/выхода (I/O) и распределенными ресурсами памяти, также оптимизирована компанией SiPearl.

В целях создания возможности разработки программного обеспечения и оценки производительности процессора EPI на стадии изготовления опытного образца GPP был также разработан и исследован виртуальный прототип GPP.

"Мы гордимся своими успехами в деле разработки мощного GPP, опирающегося на самые передовые технологии и изобретения, проверенные практикой ведущих европейских университетов и лидеров отрасли. Мы уверены, что скоро сможем продемонстрировать всему миру прикладное значение этого GPP – уже в составе европейского экзафлопсного суперкомпьютера, который является нашей целью на следующем этапе освоения области HPC," – сказал лидер направления Эммануэль Эго (Emmanuel Ego), компания Atos.

"Компания SiPearl рада претворить в жизнь совместный проект европейской инициативы по созданию собственных процессоров. Мы усердно работали в тесном сотрудничестве 28 компаний-партнеров, представляющих научное сообщество, большие вычислительные центры, ведущие отраслевые корпорации и инновационные стартапы; в числе этих компаний – наши посредники и будущие заказчики. Процессор Rhea станет нашим общим вкладом в независимость ЕС в такой важной области, как HPC-вычисления, которые находят применение в медицине, учитывающей индивидуальные особенности организма, и в таких задачах, как моделирование климата и управление энергетикой," – сказал Филипп Ноттон (Philippe Notton), основатель и генеральный директор SiPearl.

Процессор Rhea объединит в себе технологии всех партнеров по EPI и будет обладать уникальным функционалом, базирующимся на самых передовых решениях в части архитектуры подсистемы памяти, оптимизации пропускной способности памяти, обеспечения безопасности данных и управления ресурсами мощности питания.

Подсистема памяти

Контроллеры памяти определяют одну из важнейших составляющих производительности GPP. В целях обеспечения возможности всесторонней оценки различных архитектурных решений компания CEA разработала платформу для моделирования подсистемы памяти во всех аспектах ее работы, снабженную специализированным инструментарием для анализа показателей эффективности контроллера, отвечающего за работу памяти с высокой пропускной способностью (HBM2E). Эта платформа позволяет оценить эффективность интерфейса памяти на основе анализа результатов декодирования всех команд памяти и отслеживания всех перемещений данных. Моделирование работы подсистемы HBM2E включает в себя различные случайные и директивные сценарии, соответствующие различным видам трафика и задействующие все функции контроллера, используемые в ходе обеспечения взаимодействия процессора с памятью HBM2E.

Безопасность данных

В рамках этого направления также разработан ряд передовых решений в области встроенной защиты данных и технологий шифрования. К ним относится автономная система управления защитой данных Security Management System (SMS), разработанная компанией ProvenRun и обеспечивающая продвинутую и соответствующую современным сертификационным стандартам защиту IP-адресов краевых серверов в центрах HPC.

Для более надежной защиты данных Пизанский университет (University of Pisa) разработал набор криптографических решений под названием "Crypto Tile", которые были интегрированы в GPP Rhea компанией SiPearl в виде специализированного модуля защиты данных, предлагающего полный комплекс реализуемых на аппаратном уровне мощных криптографических алгоритмов – симметричных (AES с девятью режимами шифрования) и асимметричных (ECC, ECDSA, ECIES, ECDH) алгоритмов шифрования и алгоритмов хэширования (SHA2/SHA3), обеспечивающих на несколько порядков большую пропускную способность и меньший расход энергии по сравнению с программными решениями.

Модуль Crypto Tile также включает в себя защищенное хранилище ключей и защищенную конфигурацию IP, аппаратную защиту от сторонних атак, встроенный в чип генератор истинно случайных чисел (TRNG) и поддержку драйверов ядра Linux; он также поддерживает экстремальные длины ключей для обеспечения максимального уровня безопасности и высокоскоростное шифрование/дешифрование, доступное благодаря интерфейсу DMA на базе AXI4 и программируемым ядрам Arm или RISC-V. Кроме того, осуществляется поддержка постквантовой криптографии с реализацией в режиме реального времени решеточных алгоритмов, таких как Crystals Kyber и Dilithium.

Энергетическая эффективность

С учетом важности уменьшения углеродного следа компьютерных систем будущих поколений и обеспечения высокой вычислительной производительности электронных компонентов в условиях пост-деннардовского масштабирования, энергетическая эффективность вычислительных систем является одним из ключевых аспектов концепции EPI. С этой целью Болонский университет (University of Bologna) совместно с Цюрихской высшей технической школой (ETH Zurich) разработали открытую технологию контроллера питания на базе ядра RISC-V и его интеграции в схему процессора Rhea; этот контроллер использует ИИ и продвинутые алгоритмы управления питанием больших масштабируемых микросхем типа «система на чипе» (system-on-chip, SoC).

Кроме того, Atos и E4 Computer Engineering на базе технологии STMicroelectronics совместно разработали и выпустили регулятор напряжения и референсную (эталонную) платформу для тестирования контроллера менеджмента питания платы (Board Management Controller), интегрированного в FPGA.

На первом этапе проекта EPI также полностью завершена разработка RTL (register transfer level, уровень регистровых передач) процессора GPP EPI. Полная схема Rhea в настоящее время находится на стадии утверждения с учетом результатов стендового моделирования.

Далее основной результат работ по направлению GPP на первом этапе EPI – процессор Rhea – будет использован в составе европейского суперкомпьютера для экзафлопсных вычислений, который выйдет в 2023 году.

Ускорители вычислений

Направление ускорителей EPI учреждено с целью разработки энергетически эффективных аппаратных ускорителей для HPC и ИИ-приложений. Опытный образец чипа EPAC (European Processor ACcelerator) подтверждает возможность создания такого ускорителя в рамках сугубо европейской концепции EPI, предполагающей использование архитектур ISA (instruction-set architecture, архитектура набора команд) из открытых источников, что освобождает от необходимости покупать проприетарные лицензии и возможных экспортных ограничений.

Это направление полностью соответствует европейской философии открытых информационных источников, доступных для пополнения и использования без каких-либо ограничений, и способствует расширению экосистемы RISC-V с добавлением ее в базу данных компилятора LLVM. Системы EPAC и средства разработки программного обеспечения FPGA используют все возможности операционной системы Linux и предлагают сообществу новые патчи, драйвера устройств и дополнительные функции в популярных открытых программных пакетах для HPC, таких как OpenMP и MPI. Кроме того, часть аппаратных компонентов, например, STX (stencil/tensor accelerator, ускоритель выполнения операций с шаблонами и тензорами), была разработана с использованием открытой платформы PULP.

"Направление ускорителей в рамках EPI убедительно доказало, что векторный подход RISC-V потенциально способен реформировать сектор HPC, предложив полностью европейские архитектурные решения, которую могут обеспечить высокую производительность при небольшом энергопотреблении," – отметил лидер направления Хесус Лабарта (Jesús Labarta), вычислительный центр Barcelona Supercomputing Center. "Кроме того, наша работа воплощает дух европейских традиций сотрудничества в сфере науки и открытости источников информации. Партнеры со всей Европы объединили свои усилия и смогли создать то, что не в состоянии создать собственными силами ни одна компания. Работая с открытыми технологиями и проектами, направление EPAC помогло расширить экосистему RISC-V, сделав эту технологию в будущем доступной для все большего числа приложений."

EPAC представляет базис европейской концепции векторной архитектуры RISC-V для ускорения HPC. Для этого разрабатывается целый ряд решений и технологий:

• Блок векторного процессинга (VPU) EPAC, разрабатываемый BSC и UNIZG, показывает, что применение архитектур RISC-V с длинными векторами в высокопроизводительных вычислениях себя оправдывает, так как обеспечивает высокую производительность при относительно малом энергопотреблении и обладает потенциалом масштабирования в будущем.
• Векторный блок на базе специализированного векторного ядра Semidynamics Avispado RISC-V и технологии Gazzillion Misses обеспечивает энергетически эффективный процессинг.
• Дискретный модифицируемый многоядерный ускоритель выполнения операций с шаблонами и тензорами (STX) на ядрах RISC-V, разрабатываемый ETH Zurich и Fraunhofer, использует программируемые блоки обработки шаблонов, которые значительно повышают энергетический КПД вычислений с применением алгоритмов машинного обучения и шаблонов.
• В то же время ускоритель вычислений с переменной точностью (VRP), разрабатываемый CEA, повышает эффективность и надежность работы высокопроизводительных приложений для научных расчетов, включающих в себя, например, моделирование множественных физических процессов.
• Опытный образец чипа EPAC также содержит несколько распределенных банков общего кэша L2 и связанных домашних узлов (L2 home nodes, L2HN), разработанных FORTH и CHALMERS и оптимизированных в соответствии с высокими требованиями к пропускной способности, которые предъявляют блоки векторного процессинга, предлагающие со своей стороны комплексный обзор подсистемы памяти, облегчающий одновременное программирование нескольких ядер.
• Все процессинговые блоки и распределенные банки L2HN подключаются к высокоскоростной шине NoC по модульному принципу, что обеспечивает масштабируемость системы. Опытный образец чипа также включает в себя продвинутую технологию SERDES, обеспечивающую высокую пропускную способность внешних подключений и соединений чипов между собой. Технологии NoC и SERDES разработаны компанией Extoll.
• PCB (дочерняя плата) для тестирования опытного образца EPAC спроектирована и доведена до уровня опытного производства компанией E4 Computer Engineering.
• Ускоритель EPAC является программируемым в части многих функций, при этом успешный запуск типовых кодов на опытном образце чипа предполагает минимум модификаций и средств разработки ПО, что облегчает работу программистов. Это подлинный пример эффективности модульного подхода к проектированию и разработке интегрируемых аппаратных решений, который позволяет совершенствовать различные компоненты системы с учетом обратной связи от разработчиков смежных компонентов.

Бортовые вычислительные системы беспилотных автомобилей

Координируемое компанией Infineon, лидером в области разработки и производства микроконтроллеров для беспилотных автомобилей, EPI-направление аппаратного обеспечения беспилотного автовождения успешно продвигается по пути создания беспилотных машин для использования на дорогах, подтверждением чему служит инновационная встраиваемая высокопроизводительная вычислительная платформа (eHPC) с прилагающимся к ней набором инструментов для разработки ПО (SDK). Эта платформа в сочетании с уменьшенным и оптимизированным под условия эксплуатации на транспортном средстве процессором GPP отвечает требованиям растущего спроса на бортовые вычислительные системы автомобилей будущего, которые были бы достаточно дешевыми в производстве, функционально эффективными, безопасными и экономически рентабельными.

"Наши совокупные достижения подтверждают плодотворность сотрудничества, синергизм и эффективность командного взаимодействия, которые характеризуют атмосферу исследовательских разработок в рамках направления беспилотного автовождения," – сказал лидер направления Кнут Хуфельд (Knut Hufeld), компания Infineon. "Эта работа, где особое внимание уделяется экономической эффективности, безопасности и стандартам сертификации беспилотных решений, может рассматриваться как залог общего будущего успеха европейских процессоров в области HPC."

Главным достижением стал прошедший испытания на дорогах автомобиль BMW X5, который продемонстрировал реальные возможности нового микроконтроллера eHPC MCU (eHPC Microcontroller Unit), встраиваемого в специально разработанную модульную вычислительную платформу (modular computing platform, MCP) наряду с несколькими модулями, разработанными на основе запатентованных технологий EPI. Для сбора данных и оценки тестовых сценариев, задействующих параметры беспилотного управления автомобилем, был проведен ряд тест-драйвов.

Среди других особенностей платформы – встроенные камеры с ИИ и радар Elektrobit с программным обеспечением для анализа получаемых изображений, а также встроенный модуль расширения для подключения к системе ускорителей EPI. В результате тесной кооперации 16 компаний-партнеров в рамках направления 4 были определены целевые характеристики платформы eHPC, ее архитектура и разработан необходимый пакет SDK (software development kit).

Благодаря расширению архитектуры и функционала микроконтроллера для беспилотных автомобилей, обеспеченному компанией Infineon, он может работать в качестве ведущего устройства, управляющего одним или несколькими ускорителями. Целевыми аспектами, относящимися к верхнему системному уровню ASIL D (Automotive Safety Integrity Level D) и отвечающими требованиям стандартов для современных систем беспилотного автовождения, являются безопасность эксплуатации, защита данных и возможность сокращения функционала для более простых областей применения.

Платформа MCP является масштабируемой и открытой для дополнительных технологий. Для этого в ней предусмотрены различные слоты, к которым подключаются технологические модули, разработанные в рамках EPI, а именно:

• будущие бортовые версии процессора GPP EPI;
• ускоритель EPAC на базе ядра RISC-V;
• массив ускорителей Kalray Massively Parallel Processor Array (MPPA) для eHPC, разработанный в рамках направления 2 и предназначенный для распознавания объектов с помощью процессора Coolidge на базе Kalray MPPA в контрольном беспилотном тест-драйве BMW;
• Menta eFPGA.

Тестовые заезды показали, что EPI в настоящее время располагает технологиями беспилотного автовождения как минимум 4-го уровня, который подразумевает передвижение транспортного средства в автопилотном режиме большую часть времени, – это хороший задел на будущее.

В дополнение к аппаратной платформе в рамках этого направления разработана полная экосистема программного обеспечения, которая базируется на расширениях программных продуктов компании Elektrobit, специализирующейся на ПО для беспилотных автомобилей. К этой же области относится разработка программного стека для платформы eHPC, которая включает в себя разработку классической открытой архитектуры операционной системы для программ автоматического управления (AUTOmotive open operating System ARchitecture, AUTOSAR) микроконтроллеров Auto eHPC MCU, разработку адаптивной версии AUTOSAR для процессоров GPP и разработку виртуального гипервизора L4Re. Эти программные решения являются критически важными для обеспечения беспилотного автовождения.

В целях обеспечения безопасности совместно разработана специальная концепция программной блокировки системы, являющаяся составной частью общей концепции безопасности EPI.

Наработки и результаты исследований, полученные на первом трехлетнем этапе, будут использованы на следующих этапах проекта EPI.

Средства оценки эффективности предлагаемых решений

Данное направление обеспечивает взаимодействие и координацию других технических направлений проекта EPI. Высокий уровень сотрудничества, как внутри направления, так и в совместных с другими направлениями действиях, помог минимизировать влияние проблем, связанных с транспортно-визовыми ограничениями в условиях пандемии, и решить стоявшие перед этим направлением задачи, которые перечислены ниже.

Это направление цементирует модульный подход, применяемый в ходе разработки концепции европейских процессоров для HPC. В рамках направления созданы средства моделирования различных систем и подсистем с различной степенью деталировки и точности, позволяющие оценить эффективность предлагаемых технических решений в потенциальных областях применения. В целях повышения продуктивности модульного подхода с возможностью оценки вариантов развития концепции процессоров EPI разработан комплекс бенчмарков, включающий в себя более 40 приложений. Эти приложения в будущем могут быть запущены и на реальных системах EPI, после адаптации и тестирования на аналогичных аппаратных платформах и эмуляторах.

Архитектурные спецификации "общей платформы" разработаны и используются в качестве базиса для исследования архитектур, а также в качестве основного прототипа для различных версий GPP; кроме того, они определяют основные директивы в части защиты данных и интеграции гетерогенных вычислительных ресурсов.

Еще один важный результат работы этого направления – интеграция концепции управления питанием в спецификации GPP, включая управляющую прошивку, схему платы распределения питания, технологию PLDA и общую схему аппаратного обеспечения управления питанием.

Также проделана работа по ряду аспектов системного программного обеспечения, куда относятся: типовые и гибридные среды программирования, время выполнения проектов OpenMP и MPI как в части GPP, так и RISC-V, поддержка дополнительных потоков OpenMP в целях динамического балансирования нагрузки (DLB), поддержка интроспективного механизма планировки задач в LLVM OpenMP, разгрузка инструментальных цепочек GCC и LLVM, тестирование библиотек мониторинга расхода энергии на доступной эталонной платформе ARM Platform, а также менеджер ресурсов.

Еще одно серьезное достижение – разработка трех инструментов (gem5, MUSA и SESAM/VPSim) для всестороннего многоуровневого моделирования поведения виртуальных прототипов компонентов, создаваемых в рамках направлений EPI, в условиях, отвечающих их назначению. Эти инструменты демонстрируют широкие возможности, включая детальное моделирование на уровне чиплетов и NoC-схем, моделирование систем в аспекте разработки программного обеспечения и в аспекте оценки производительности компонентов для определения направления дальнейших действий в рамках модульного подхода к проектированию вычислительных систем EPI.

Пакет gem5 для моделирования платформы Rhea разработан совместно компаниями JUELICH и FORTH. Он включает в себя симулятор, имитирующий работу процессора с заданной архитектурой с точностью до такта, и позволяет моделировать различные аппаратные платформы. С его помощью можно создавать модели различной сложности для таких объектов, как ядра CPU, устройства памяти, связанные кэши и внутренние и внешние интерфейсы чипа, которые можно комбинировать по модульному принципу.

Система MUSA, разработанная компанией BSC, опирается на исходные исполняемые маршруты и предлагает два уровня детализации, позволяя моделировать различные сетевые коммуникации и варьировать число ядер на узел или другие параметры микроархитектур. Кроме того, MUSA поддерживает переименование регистров с использованием регистрового файла любого из установленных размеров и наиболее продвинутые предзагрузчики кэшей (BOP, SPP и др.).

Разработанный CEA пакет SESAM/VPSim позволяет моделировать работу сразу нескольких систем – за счет собственных возможностей в режиме автономного использования, в качестве интерфейса между физическими платформами или другими симуляторами или в качестве интегрируемого компонента, совместимого с большинством средств виртуального моделирования, используемых в рамках проекта EPI. Кроме того, SESAM/VPSim включает в себя опции экспресс-моделирования интерфейсов чипа и кэшей, позволяющие быстро оценить их производительность, а также инструменты для разделения моделей основного и дополнительного функционала, благодаря чему можно найти оптимальный компромисс между точностью модели и временем выполнения соответствующей программы.

"В самый разгар проекта я с радостью взял на себя руководство этим успешным направлением, которое обеспечивает высочайший уровень координации процесса модульного проектирования, разносторонние бенчмарки и эффективные платформы для моделирования – все это позволяет воспроизвести продуманный облик архитектуры процессора и осознанно подойти к вопросам организации управления питанием и созданию программных библиотек для новой системы. Я хотел бы поблагодарить своего предшественника, Ромена Долбю (Romain Dolbeau), стоявшего у истоков этого направления, а также коллективы смежных направлений за их энтузиазм и командный дух, проявленные в работе над проектом," – сказал лидер направления Жан-Франсуа Блан (Jean-François Blanc), компания Atos.

Дальнейшие перспективы

"Я горжусь выдающимися результатами, достигнутыми командами EPI за три года совместной работы, открывающей путь к независимости Европы в области полупроводниковых технологий. Стоит особенно отметить тот факт, что мы вовремя выполнили все поставленные задачи, несмотря на ограниченный бюджет и дополнительные сложности, вызванные пандемией COVID-19. Мы создали благоприятные условия для следующего этапа, в рамках которого предполагается обеспечить европейскими процессорами и ускорителями проекты EUPEX (EUropean Pilot for EXascale) и TEP (The European Pilot), предваряющие появление европейских экзафлопсных вычислительных систем," – сказал председатель правления EPI Эрик Моншален (Eric Monchalin), компания Atos.